پایان نامه ارشد برق طراحی ترانزیستورهای ماسفت سرعت بالا با کمک پیوند سورس کانال ناهمگون

اختصاصی از نیک فایل پایان نامه ارشد برق طراحی ترانزیستورهای ماسفت سرعت بالا با کمک پیوند سورس کانال ناهمگون دانلود با لینک مستقیم و پر سرعت .

چکیده

فناوری Si CMOS به دلیل مصرف توان پایین، تراکم بالای تراشه ها، نویز پایین و قابلیت اطمینان به عنوان فناوری غالب در عرصه VLSI شناخته شده است. در گذشته تحقیقات گسترده بر روی سیلیسیم تحت کرنش رشد چشم گیری یافته است. در این پایان نامه، ساختار جدیدی معرفی می گردد که محدودیت قاعده مقیاس بندی را از طریق تلفیق کرنش با مهندسی زیرنوار، تا حدود زیادی مرتفع می سازد. این ساختار ترانزیستور MOSFET با کانال کرنش یافته و پیوند ناهمگون در سورس می باشد.

افزاره مورد بررسی، عملکرد بهتر و سرعت بالایی نسبت به افزاره های CMOS توده ای دارد. علاوه بر این، فرایند ساخت این افزاره با فناوری ساخت CMOS کاملا منطبق می باشد و در تمامی حوزه هایی که افزاره های توده ای قابل استفاده هستند، کاربرد دارد.

تحلیل های عددی نشان می دهند که استفاده از کرنش و پیوند ناهمگون در ساختار این ترانزیستور، موجب بهبود قابلیت حرکت حامل ها، افزایش جریان حالت روشنی و هدایت انتقالی و نیز بهبود مشخصات DC افزاره می گردد. از جمله مشکلاتی که در این افزاره وجود دارد، نشتی تونل زنی نوار به نوار به دلیل استفاده از ماده SiGe می باشد که به افزایش جریان حالت خاموشی در این افزاره منجر می گردد و علی رغم جریان راه انداز بالا، موجب محدودیت در استفاده از این افزاره برای کاربردهای توان پایین می شود. جهت رفع این عیب برای اولین بار از ساختار اکسید نامتقارن و مهندسی زیر نوار برای کاهش جریان نشتی در این افزاره استفاده شده است. ساختار پیشنهاد شده، 93% کاهش در جریان حالت خاموشی ایجاد کرد. همچنین به منظور افزایش بیشتر جریان حالت خاموش، ساختار SHOT دو گیتی پیشنهاد شد که جریان راه انداز آن تقریبا دو برابر SHOT تک گیتی می باشد. جهت کاهش جریان نشتی افزاره SHOT دو گیتی از ایده اکسید گیت نامتقارن و مهندسی تابع کار استفاده شده است. ساختار پیشنهاد شده 90% کاهش در جریان نشتی ایجاد نموده است.

همچنین با در نظر گرفتن تاثیرات مهمی که اثرات خودگرمایی در کاهش جریان افزاره و بروز پدیده مقاومت منفی دارد، ساختار MOSFET با پیوند ناهمگون در سورس با ساختار عایق چند لایه ای پیشنهاد شد. ساختار پیشنهادی، دمای افزاره در کانال را کاهش می دهد و مشخصه جریان خروجی ترانزیستور را بهبود می بخشد.

مقدمه

افزون بر 20 سال است که صنعت میکرو الکترونیک کمابیش همگام با قاعده مور پیش می رود. اعمال قاعده مقیاس بندی در فناوری CMOS منجر به بهبود چگالی افزاره ها، بهبود عملکرد و کاهش هزینه ساخت آنها گردیده است. با ادامه قاعده مقیاس بندی در مدارات مجتمع با این سوال مواجه می شویم که آیا صنعت میکروالکترونیک به حد نهایی مقیاس بندی رسیده است یا نه؟ از جمله مشکلات قابل ذکر که فناوری CMOS در مسیر مقیاس بندی در رژیم زیر 100 نانومتر با آن مواجه می باشد، می توان به اثرات کانال کوتاه، توان مصرفی، ولتاژ آستانه، اثرات میدان بالا، مشخصه های اکسید گیت، تاخیرهای اتصالات داخلی و نقش نگاری اشاره نمود. در فناوری Si   CMOS افزایش تراکم ناخالصی کانال برای محدود کردن اثرات کانال کوتاه صورت می گیرد ولی متاسفانه این امر به کاهش قابلیت حرکت و تقویت جریان نشتی منتهی می گردد. برای رفع این مشکل SOI MOSFET های فوق العاده نازک طراحی شده اند که از مزایای زیر برخوردارند:

1) عدم نیاز به آلایش و یا نیاز به آلایش کم کانال در این افزاره ها، مشکل اثر کانال کوتاه را رفع می نماید.

2) کاهش پراکندگی کولمبی و میدان موثر عمودی به ارتقا قابلیت حرکت حامل ها در کانال SOI MOSFET ها منتهی شده و خازن پارازیتی پیوند سورس / درین کاهش می یابد.

3) فرایندهای جداسازی ساده مانند فناوری mesa به راحتی به فرایند ساخت این افزاره ها قابل اعمال می باشد.

4) مشکل نوسانات کوچک ولتاژ آستانه، به دلیل تراکم پایین ناخالصی های کانال مرتفع می شود.

با وجود تمام مزایای ذکر شده، قابلیت حرکت حامل ها و بالاخص قابلیت حرکت حفره ها در لایه وارون کانال سیلیسیم توده ای در SOI MOSFET ها در مقایسه با دیگر نیمه هادی ها مانند Ge و GaAs کاملا پایین می باشد. این امر موجب محدودیت در سرعت کلیدزنی افزاره های CMOS زیر 100 نانومتر می گردد. بنابراین استفاده از روش هایی مانند اعمال کرنش به سیلیسیم معمولی جهت افزایش قابلیت حرکت حفره ها و یا استفاده از موادی که خصوصیات انتقال بهترین نسبت به سیلیسیم معمولی دارند، به دو دلیل ممکن است راه حل مناسبی باشد. در اثر رشد چاه های کوانتومی Si/Ge در کانال، کرنش مابین لایه های سیلیسیم و سیلیسیم ژرمانیم شکل می گیرد؛ در این راستا، قابلیت حرکت الکترون ها و حفره ها حداقل تا میزان دو برابر افزایش می یابد. بنابراین Strained Si MOSFET از ساختارهایی هستند که در آنها قابلیت حرکت الکترون ها و حفره ها بالا می باشد علاوه بر این، حامل های محبوس در چاه کوانتومی، از پراکنش ناخالصی های یونیزه شده در مقایسه با سامانه ماده Si/SiO2 به میزان زیادی جلوگیری می نماید. سامانه Si/Ge با کمک به افزایش جریان راه انداز موجب کاهش زمان های تاخیر اتصالات داخلی می شود. برای یاری جستن از مزایای توام فناوری SOI MOSFET و strained Si MOSFET ترکیب جدیدی از MOSFET ها تحت عنوان Strained SOI MOSFET پدید آمده اند.

تعداد صفحه : 125