تحقیق درباره F14

اختصاصی از نیک فایل تحقیق درباره F14 دانلود با لینک مستقیم و پر سرعت .

لینک دانلود و خرید پایین توضیحات

فرمت فایل word  و قابل ویرایش و پرینت

تعداد صفحات: 30

پیاده سازی VLSI یک شبکه عصبی آنالوگ مناسب برای الگوریتم های ژنتیک

Johannes Schemmel1, Karlheinz Meier1, and Felix Sch¨urmann1

Universit¨at Heidelberg, Kirchho_ Institut f¨ur Physik, Schr¨oderstr. 90, 69120

Heidelberg, Germany,

[e-mail],

WWW home page: http://www.kip.uni-heidelberg.de/vision.html

خلاصه

مفید بودن شبکه عصبی آنالوگ مصنوعی بصورت خیلی نزدیکی با میزان قابلیت آموزش پذیری آن محدود می شود .

این مقاله یک معماری شبکه عصبی آنالوگ جدید را معرفی می کند که وزنهای بکار برده شده در آن توسط الگوریتم ژنتیک تعیین می شوند .

اولین پیاده سازی VLSI ارائه شده در این مقاله روی سیلیکونی با مساحت کمتر از 1mm که شامل 4046 سیناپس و 200 گیگا اتصال در ثانیه است اجرا شده است .

از آنجائیکه آموزش می تواند در سرعت کامل شبکه انجام شود بنابراین چندین صد حالت منفرد در هر ثانیه می تواند توسط الگوریتم ژنتیک تست شود .

این باعث می شود تا پیاده سازی مسائل بسیار پیچیده که نیاز به شبکه های چند لایه بزرگ دارند عملی بنظر برسد .

1- مقدمه

شبکه های عصبی مصنوعی به صورت عمومی بعنوان یک راه حل خوب برای مسائلی از قبیل تطبیق الگو مورد پذیرش قرار گرفته اند .

علیرغم مناسب بودن آنها برای پیاده سازی موازی ، از آنها در سطح وسیعی بعنوان شبیه سازهای عددی در سیستمهای معمولی استفاده می شود .

یک دلیل برای این مسئله مشکلات موجود در تعیین وزنها برای سیناپسها در یک شبکه بر پایه مدارات آنالوگ است .

موفقترین الگوریتم آموزش ، الگوریتم Back-Propagation است .

این الگوریتم بر پایه یک سیستم متقابل است که مقادیر صحیح را از خطای خروجی شبکه محاسبه می کند .

یک شرط لازم برای این الگوریتم دانستن مشتق اول تابع تبدیل نرون است .

در حالیکه اجرای این مسئله برای ساختارهای دیجیتال از قبیل میکروپروسسورهای معمولی و سخت افزارهای خاص آسان است ، در ساختار آنالوگ با مشکل روبرو می شویم .

دلیل این مشکل ، تغییرات قطعه و توابع تبدیل نرونها و در نتیجه تغییر مشتقات اول آنها از نرونی به نرون دیگر و از تراشه ای به تراشه دیگر است و چه چیزی می تواند بدتر از این باشد که آنها با دما نیز تغییر کنند .

ساختن مدارات آنالوگی که بتوانند همه این اثرات را جبران سازی کنند امکان پذیر است ولی این مدارات در مقایسه با مدارهایی که جبران سازی نشده اند دارای حجم بزرگتر و سرعت کمتر هستند .

برای کسب موفقیت تحت فشار رقابت شدید از سوی دنیای دیجیتال ، شبکه های عصبی آنالوگ نباید سعی کنند که مفاهیم دیجیتال را به دنیای آنالوگ انتقال دهند .

در عوض آنها باید تا حد امکان به فیزیک قطعات متکی باشند تا امکان استخراج یک موازی سازی گسترده در تکنولوژی VLSI مدرن بدست آید .

شبکه های عصبی برای چنین پیاده سازیهای آنالوگ بسیار مناسب هستند زیرا جبران سازی نوسانات غیر قابل اجتناب قطعه می تواند در وزنها لحاظ شود .

مسئله اصلی که هنوز باید حل شود آموزش است .

حجم بزرگی از مفاهیم شبکه عصبی آنالوگ که در این زمینه می توانند یافت شوند ، تکنولوژیهای گیت شناور را جهت ذخیره سازی وزنهای آنالوگ بکار می برند ، مثل EEPROM حافظه های Flash .

در نظر اول بنظر می رسد که این مسئله راه حل بهینه ای باشد .

آن فقط سطح کوچکی را مصرف می کند و بنابراین حجم سیناپس تا حد امکان فشرده می شود (کاهش تا حد فقط یک ترانزیستور) .

دقت آنالوگ می تواند بیشتر از 8 بیت باشد و زمان ذخیره سازی داده (با دقت 5 بیت) تا 10 سال افزایش می یابد .

اگر قطعه بطور متناوب مورد برنامه ریزی قرار گیرد ، یک عامل منفی وجود خواهد داشت و آن زمان برنامه ریزی و طول عمر محدود ساختار گیت شناور است .

بنابراین چنین قطعاتی احتیاج به وزنهایی دارند که از پیش تعیین شده باشند .

اما برای محاسبه وزنها یک دانش دقیق از تابع تبدیل شبکه ضروری است .

برای شکستن این چرخه پیچیده ، ذخیره سازی وزن باید زمان نوشتن کوتاهی داشته باشد .

این عامل باعث می شود که الگوریتم ژنتیک وارد محاسبات شود .

نمونه سوالات طراحی سیستمهای vlsi پیام نور کد درس : 1115205

اختصاصی از نیک فایل نمونه سوالات طراحی سیستمهای vlsi پیام نور کد درس : 1115205 دانلود با لینک مستقیم و پر سرعت .

• نمونه سوال امتحانی نیمسال تابستان 95  (با جواب تشریحی)
• نمونه سوال امتحانی نیمسال دوم 95-94  (با جواب تستی)
• نمونه سوال امتحانی نیمسال اول 95-94  (با جواب تستی و تشریحی)
• نمونه سوال امتحانی نیمسال تابستان 94  (با جواب تستی و تشریحی)
• نمونه سوال امتحانی نیمسال دوم 94-93  (با جواب تستی و تشریحی)
• نمونه سوال امتحانی نیمسال اول 94-93  (با جواب تستی و تشریحی)

• نمونه سوال امتحانی نیمسال تابستان 92  (با جواب تستی)
• نمونه سوال امتحانی نیمسال اول 92-91  
• نمونه سوال امتحانی نیمسال دوم 91-90  (با جواب تستی و تشریحی)
• نمونه سوال امتحانی نیمسال اول 91-90  
• نمونه سوال امتحانی نیمسال دوم 90-89  
• نمونه سوال امتحانی نیمسال اول 90-89  

تحقیق درموردپیاده سازی VLSI یک شبکه عصبی آنالوگ مناسب برای الگوریتم های ژنتیک

اختصاصی از نیک فایل تحقیق درموردپیاده سازی VLSI یک شبکه عصبی آنالوگ مناسب برای الگوریتم های ژنتیک دانلود با لینک مستقیم و پر سرعت .

لینک پرداخت و دانلود *پایین مطلب*

فرمت فایل:Word (قابل ویرایش و آماده پرینت)

تعداد صفحه30

فهرست مطالب

خلاصه

مفید بودن شبکه عصبی آنالوگ مصنوعی بصورت خیلی نزدیکی با میزان قابلیت آموزش پذیری                    آن محدود می شود .

2

 

این مقاله یک معماری شبکه عصبی آنالوگ جدید را معرفی می کند که وزنهای بکار برده شده در آن توسط الگوریتم ژنتیک تعیین می شوند .

اولین پیاده سازی VLSI ارائه شده در این مقاله روی سیلیکونی با مساحت کمتر از 1mm که                      شامل 4046 سیناپس و 200 گیگا اتصال در ثانیه است اجرا شده است .

از آنجائیکه آموزش می تواند در سرعت کامل شبکه انجام شود بنابراین چندین صد حالت منفرد                    در هر ثانیه می تواند توسط الگوریتم ژنتیک تست شود .

این باعث می شود تا پیاده سازی مسائل بسیار پیچیده که نیاز به شبکه های چند لایه بزرگ دارند                عملی بنظر برسد .

1- مقدمه

شبکه های عصبی مصنوعی به صورت عمومی بعنوان یک راه حل خوب برای مسائلی از قبیل تطبیق الگو     مورد پذیرش قرار گرفته اند .

علیرغم مناسب بودن آنها برای پیاده سازی موازی ، از آنها در سطح وسیعی بعنوان شبیه سازهای عددی           در سیستمهای معمولی استفاده می شود .

یک دلیل برای این مسئله مشکلات موجود در تعیین وزنها برای سیناپسها در یک شبکه                                    بر پایه مدارات آنالوگ است .

موفقترین الگوریتم آموزش ، الگوریتم Back-Propagation است .

این الگوریتم بر پایه یک سیستم متقابل است که مقادیر صحیح را از خطای خروجی شبکه                          محاسبه می کند .

یک شرط لازم برای این الگوریتم دانستن مشتق اول تابع تبدیل نرون است .

مقاله پیاده سازی VLSI از رمزنگاری AES ارتقایافته

اختصاصی از نیک فایل مقاله پیاده سازی VLSI از رمزنگاری AES ارتقایافته دانلود با لینک مستقیم و پر سرعت .

این فایل ترجمه فارسی مقاله زیر می باشد:

VLSI  Implementation of Enhanced AES Cryptography

دانلود رایگان مقاله انگلیسی

چکیده

استاندارد رمزگذاری پیشرفته (AES) یک استاندارد پردازش اطلاعات فدرال (FIPS) می‌باشد و به عنوان استاندارد امنیت کامپیوتر، طبقه بندی می‌شود. الگوریتم AES یک رمز بلوک است که می تواند اطلاعات دیجیتالی را رمزنگاری و رمزگشایی کند. الگوریتم AES قادر به استفاده از کلیدهای رمزنگاری 128، 192 و 256 بیت می‌باشد. رمز Rijndael به عنوان استاندارد رمزگذاری پیشرفته (AES) رسمی، انتخاب شده است و برای سخت افزار مناسب است. هدف از این مقاله ، ارائه پیاده سازی الگوریتم سخت افزاری استاندارد رمزگذاری (AES) پیشرفته بود. این مقاله یک راه حل کارآمد برای ترکیب رمزنگاری و رمزگشایی Rijndael در یک طراحی FPGA، را با تمرکز قوی بر محدودیت های ناحیه‌ی کم و خروجی بالا، پیشنهاد می کند. این پیاده سازی الگوریتم Rijndael رمز متقارن خود را با استفاده از یک اندازه کلید 128 بیتی اجرا می کند ، حالت با نام AES128. ما با ساختار کانالی و تغییراتی مانند ادغام Subbytes و Shift Rows کار کرده‌ایم، و بهینه سازی هر چرخه ساعت برای حداکثر کردن تعداد عملیات و غیره با موفقیت اجرا شده است. فرآیند رمزگذاری و رمزگشایی الگوریتم Rijndael به زبان VHDL و پیاده‌سازی FPGA متناظر منجر به کاهش تعداد برش‌ها (6901) می‌شود و خروجی داده‌هایی با 38.346 گیگابیت در ثانیه را به دست می‌آورد که در Xilinx 14.2 Virtex5 اجرا شده است.

توضیحات: فایل ترجمه به صورت word می باشد و دارای 20 صفحه است.

پایان نامه ارشد برق بررسی و طراحی مدارهای منطقی VLSI توان پایین

اختصاصی از نیک فایل پایان نامه ارشد برق بررسی و طراحی مدارهای منطقی VLSI توان پایین دانلود با لینک مستقیم و پر سرعت .

چکیده

در سال های اخیر با پیشرفت تکنولوژی و کوچک شدن ابعاد وسایل الکترونیکی و گسترش مخابرات سیار در جهان، طراحان مدارهای مجتمع بیشتر از قبل به دنبال راه هائی جهت کاهش توان مصرفی و افزایش سرعت عملکرد مدارها بوده و در این زمینه نیز به موفقیت های بسیاری را کسب نموده اند.

در این پایان نامه نیز در همین راستا و در جهت کاهش توان مصرفی مدارهای مجتمع، ابتدا به بررسی عوامل مختلف جهت کاهش توان مصرفی پرداخته و در ادامه چندین روش مختلف مداری ارائه شده در مدارهای دومینو (Domino) بررسی شده و سپس دو روش مداری جهت کاهش توان مصرفی پیشنهاد می گردد، که این روش ها برروی گیت های NAND و NOR پیاده سازی و توسط نرم افزار Hspice شبیه سازی شده و با مدارهای مشابه طراحی شده از روش های دیگر مقایسه گردیده است، که این شبیه سازی ها، حاکی از کاهش قابل توجه توان مصرفی نسبت به روش های دیگر است.

در ادامه، یک روش جدید جهت طراحی گیت NOR با 32 ورودی ارائه شده و توسط نرم افزار Hspice شبیه سازی شده است، که این مدار نیز در چندین حالت مختلف، دارای توان مصرفی کمتر و سرعت عملکرد بالاتر نسبت به مدارهای ارائه شده دیگر می باشد.

مقدمه

مدارهای مجتمع دیجیتال همواره به علت سادگی در طراحی، قابلیت پیاده سازی از یک تکنولوژی قدیمی تر به تکنولوژی جدیدتر، کم نویز بودن و کم مصرف کردن توان نسبت به مدارهای آنالوگ، بیشتر مورد توجه طراحان مدارهای مجتمع، قرار گرفته اند.

در دهه 80 میلادی بیشترین توجه طراحان بر روی مسئله سرعت و مساحت اشغال شده توسط سطح تراشه، متمرکز بود.

اما با پیشرفت تکنولوژی و افزایش تعداد ترانزیستورها در داخل یک تراشه، توان مصرفی توسط ترانزیستورها و در مجموع، توان مصرفی توسط مدارهای مجتمع اهمیت خود را نشان داد و طراحان را وادار نمود تا راهکارهائی جهت کاهش توان مصرفی ارائه دهند.

در این راستا مسائلی از قبیل مخابرات سیار و وسائل الکترونیک قابل حمل، نیز باعث گردیدند تا ضرورت کاهش توان مصرفی بیشتر مورد توجه طراحان و مهندسان قرار گیرد.

فصل اول

کلیات

1-1- اهمیت سرعت و توان مصرفی و سطح اشغال شده در مدارها

پس از به وجود آمدن مدارهای دیجیتال، همواره سه مسئله مهم مدنظر طراحان قرار داشته است، که این سه مسئله مهم عبارتند از:

1- سرعت پاسخگوی مدار به ورودی

2- مساحت اشغال شده روی سطح تراشه

3- توان مصرفی توسط تراشه

براساس نتایج به دست آمده، توان مصرفی تراشه ها در هر 3 سال به 3 سال، 4 برابر شده است و توان مصرفی در بعضی از تراشه ها به 100 وات رسیده است.

به دلیل پیشرفت های انجام شده در فن آوری ساخت مدارهای مجتمع و کوچک شدن ابعاد ترانزیستورها، مساله فضای اشغال شده توسط مدارهای مجتمع تا حدودی کمرنگ و از اهمیت آن کم شده است و مهمترین مسائلی که باقی می مانند، مسئله سرعت و توان مصرفی است که با توجه به کاربرد مدار، هریک از این ویژگی ها می تواند در اولویت طراحی و مدنظر مهندسان طراح قرار گیرد.

2-1- مدارهای دیجیتال و دسته بندی آنها

مدارهای دیجیتال که از ترانزیستورهای MOSFET ساخته می شوند، به دو مقوله وسیع زیر تقسیم می شوند:

1- مدارهای ایستا (استاتیک)

2- مدارهای پویا (دینامیک)

به اختصار می توان بیان نمود که تمامی گره های یک دروازه ایستا مسیری مقاومتی از طریق ترانزیستورها به VDD یا زمین دارند.

اما در مدارهای پویا ولتاژ یک یا چند گره به بار ذخیره شده بر روی یک خازن بستگی دارد. دیگر تمایز این دو مدار، نیاز مدارهای پویا برای درست کار کردن به سیگنال های ساعت متناوب همگاه با سیگنال های داده است.

از مدارهای ایستا می توان به دروازه های CMOS و شبه NMOS اشاره نمود. طراحی گیت های منطقی به روش CMOS بسیار سرراست است، به این صورت که دو ترانزیستور NMOS سری عمل AND منطقی و دو ترانزیستور NMOS موازی عمل OR منطقی را انجام می دهند.

به نحوی مشابه دو ترانزیستور PMOS موازی عمل AND و دو ترانزیستور PMOS سری عمل OR را انجام می دهند. مدارهای حاصل دروازه های NOR دو ورودی و NAND دو ورودی را که در شکل (1-1) نشان داده شده است، تشکیل می دهند.

در روش شبه NMOS، یک ترانزیستور PMOS در مسیر VDD به مدار قرار می گیرد. شکل (2-1) یک گیت NAND دو ورودی شبه NMOS را نشان می دهد.

گیت های استاندارد CMOS نسبت به گیت های مشابه شبه NMOS، توان کمتری را مصرف می کنند؛ اما به علت تعداد زیاد ترانزیستورهای PMOS مورد نیاز و بزرگی ابعاد ترانزیستورهای NMOS برای دستیابی به تاخیرهای صعود، نزول یکسان، مساحت بیشتری اشغال می کنند.

در مدار معکوس کننده استاندارد CMOS معمولا ابعاد ترانزیستور PMOS دو برابر ابعاد ترانزیستور NMOS در نظر گرفته می شود زیرا مقاومت ترانزیستور PMOS در حالت روشن بودن تقریبا دو برابر مقاومت ترانزیستور NMOS در حالت روشن است، اما در گیت های طراحی شده با روش شبه NMOS، برای داشتن خروجی مطلوب؛ ابعاد ترانزیستورها به صورت تناسبی انتخاب می شوند و معمولا ابعاد ترانزیستورهای NMOS، چند برابر ابعاد ترانزیستور PMOS در نظر گرفته می شوند. که متاسفانه این نسبت زمان های صعود و نزول نابرابری را ایجاد می کند.

تعداد صفحه : 143